عنوان انگلیسی: Performance evaluation of an ultra-high speed adder based on quantum-dot cellular automata
سال نشر: ۲۰۱۹
نویسنده: Firdous Ahmad,Mohd Umar John,Milad Bagherian Khosroshahy,Soheil Sarmadi,G. Mohiuddin Bhat,Zahoor Ahmad Peer,Shah Jahan Wani
تعداد صفحه فارسی: ۲۳ – تعداد صفحه انگلیسی: ۱۲
دانشگاه: Department of Electronic, Cluster University, S.P College, Srinagar, J&K 190001, India-School of Computer Science, Institute for Research in Fundamental Sciences (IPM), Tehran 1953833511, Iran
نشریه: Process Safety and Environmental Protection
کیفیت ترجمه: ترجمه پلاس
چکیده
آتوماتای سلولی نقطه کوانتومی (QCA)در میان امیدبخش ترین فناوری های نانو، به عنوان جایگزینی برای دستگاه های مبتنی بر ترانزیستور اثر میدان نیمه هادی فلزی اکسید فلز فعلی، است. بنابراین، توجه زیادی به جنبههای مختلف برای بهبود راندمان مدارهای QCA پرداخته شدهاست. به این ترتیب، مدارهای جمع کننده، به طور گسترده مورد بررسی قرار میگیرند، چرا که عملکرد آنها میتواند به طور مستقیم بر عملکرد کل سیستم دیجیتال تاثیر بگذارد. در این مقاله، یک سلول جمعکننده کامل با سرعت بسیار بالا مبتنی بر ساختارهای چند لایه پیشنهاد شدهاست. سلول جمعکننده کامل پیشنهادی ، با استفاده از سه ورودی اختصاصیOR یا (TIEO)ساده ، که مجموع بیت ها را محاسبه میکند، و گیت اکثریت که بیتهای حمل را محاسبه میکند،طراحی شده است. برای تایید کارایی سلول جمعکننده کاملِ ارائه شده، به نظر میرسد که بلوک اصلی سازنده درریپل ۴ بیتی، مدار جمعکننده را حمل میکند. از این رو، بهبودهای قابلتوجهی از نظر مساحت و شمارش سلولی حاصل شدهاست. نتایج شبیهسازی به ویژه نتایج شبیهسازی به ترتیب ۲۰ % و ۱.۸ % کاهش در مساحت و شمارش سلولی را نشان میدهد. ا
Abstract
Quantum-dot cellular automata (QCA) is among the most promising nanotechnologies as the substitution for the current metal oxide semiconductor field effect transistor based devices. Therefore, lots of attention have been paid to different aspects to improve the efficiency of QCA circuits. In this way, the adder circuits are widely investigated since their performance can directly affect the whole digital system performance. In this paper, a new ultra-high speed QCA full adder cell is proposed based on multi-layer structures. The proposed full adder cell is simple in design using 3-input Exclusive-OR (TIEO), which computes the Sum bits and Majority gate, which computes the Carry bits. To verify the efficacy of the presented full adder cell, it is considered, the main constructing block in 4-bit ripple carry adder circuit. Hence, significant improvements in terms of area and cell count have been achieved. Particularly simulation results show 20% and 1.8% reduction respectively in the are
امتیاز شما: