skip to Main Content
شناسایی مصالحه در طراحی مخزن STT-RAM فرار

شناسایی مصالحه در طراحی مخزن STT-RAM فرار

عنوان انگلیسی: Exploration of trade-offs in the design of volatile STT–RAM cache
سال نشر: ۲۰۱۶
نویسنده: Namhyung Kim, Kiyoung Choi
رشته های مرتبط: مهندسی عمران
تعداد صفحه فارسی: ۲۱ – تعداد صفحه انگلیسی: ۸
شناسه: ۱۰.۱۰۱۶/j.sysarc.2016.06.005
دانشگاه: Seoul National University, Seoul, Korea
نشریه: Journal of Systems Architecture

چکیده

چکیده STT-RAM به عنوان یک جایگزین خوب و مناسب برای SRAM مورد بحث قرار می گیرد و این به دلیل توان استاتیک پایین آن ( بدون نوسانات ) و چگالی بالای آن است . به هرحال عملکرد STT-RAM در بخش های مربوط به انرژی و سرعت نسبت به SRAM ضعیف عمل می کند . و بنابراین راهکارهای متفاوت دستگاه / مدار / معماری – سطح مورد انتظار بوده تا با این عدم تاثیر برخورد شود . یکی از راه حل های مورد انتظار طراحی مجدد سلول ST-RAM برای عملکرد بهتر مولفه ها است که هزینه زمان نگهداری را کمتر می کند . ( نوسانات STT-RAM) زیرا شکست STT-RAM یک ویژگی تصادفی و یک اصطکاک پریودیک فوق العاده با کد تصحیح خطا (ECC) دارد که برای تحمل این شکست مورد نیاز می باشد . اصطکاک فرکانسی تر و قوی تر ECC در این جا مورد استفاده قرار می گیرد که زمان نگهداری کوتاه تری در آن مجاز است . با آنالیز وابسته به مدل آنالیز شده STT-RAM ما آزمایشاتی روی نوسانات متفاوت پارامترهای طراحی مخزن STT-RAM انجام می دهیم که شامل دوره اصطکاک ، قدرت ECC و نسبت شکست هدف می باشد . نتایج آزمایشی نشان دهنده تاثیر تنوعات پارامترهای متفاوت روی انرژی آخرین سطح مخزن و عملکرد آن و ارتقاء خط راهنمایی برای یک STT-RAM فرار با ECC و اصطکاک آن می باشد.

Abstract

STT–RAM is considered as a promising alternative to SRAM due to its low static power (non-volatility) and high density. However, write operation of STT–RAM is inefficient in terms of energy and speed compared to SRAM and thus various device-/circuit-/architecture-level solutions have been proposed to tackle this inefficiency. One of the proposed solutions is redesigning STT–RAM cell for better write characteristics at the cost of shortened retention time (volatile STT–RAM). Because the retention failure of STT–RAM has a stochastic property, an extra overhead of periodic scrubbing with error correcting code (ECC) is required to tolerate the failure. The more frequent scrubbing and stronger ECC are used, the shorter retention time is allowed. With an analysis based on analytic STT–RAM model, we have conducted extensive experiments on various volatile STT–RAM cache design parameters including scrubbing period, ECC strength, and target failure rate. The experimental results show the impact of the parameter variations on last-level cache energy and performance and provide a guideline for designing a volatile STT–RAM with ECC and scrubbing.

۱۲۰,۰۰۰ ریال – خرید
امتیاز شما:
(1 votes, average: 2٫00 out of 5)
Back To Top