skip to Main Content

طراحی Testable Adder در خودروهای کوانتومی نقطه سلولی با منطق خطای گسل

عنوان انگلیسی: Design of Testable Adder in Quantum‐dot Cellular Automata with Fault Secure Logic
سال نشر: ۲۰۱۷
نویسنده: Mrinal Goswami,Bibhash Sen,Rijoy Mukherjee,Biplab K Sikdar
تعداد صفحه فارسی: ۳۰ – تعداد صفحه انگلیسی: ۱۲
دانشگاه: Department of Computer Science and Technology, Indian Institute of Engineering Science and Technology Shibpur, West Bengal, India,Department of Computer Science and Engineering, National Institute of Technology Durgapur, West Bengal, India
نشریه: Process Safety and Environmental Protection
کیفیت ترجمه: ترجمه پلاس

چکیده

پیشرفت سریع فن‌آوری ماشینهای خودکار – نقطه کوانتومی (QCA)به روش‌های موثر برای آزمودن این مدارها به دلیل قابلیت اطمینان ناکافی آن منتقل شده‌است.تقاضای رو به رشد برای تحمل نقص و آزمایش پذیری، تحقیقات بیشتری را بر روی آن جذب می‌کند. این مقاله هدف قرار می دهد، یک قاعده جدیدی که در آزمایش QCA نگهداری می شود (t-Adder ) که در آن GCA به صورت گسل داخلی عمل می کند و یک مدار آزمایشی را حفظ می کند. الگوهای گسلی در دروازه t-Adder تحت عیوب انباشت سلولی مورد بررسی قرار می‌گیرند.برجسته‌ترین مشخصه این منطق این است که این منطق برای واحد منفرد و نیز چندین خطا با استفاده از سه بردار تست کاملا قابل آزمودن است.همچنین، عملکرد و تحمل نقص مدل t – Adder پیشنهادی تحت طرح امن خطا (PFS )مورد بررسی قرار می‌گیرند که قابلیت اطمینان بیشتری را تضمین می‌کند.تحلیل اتلاف توان جامع و نیز تحلیل ساختاری دروازه‌های منطقی ازمایشی ، انجام می‌شود که نشان‌دهنده تسلط t – Adder در مصرف توان کم است.علاوه بر این، از ویژگی قابل‌برنامه‌ریزی t – Adder برای اجرای یک ALU کارآمد استفاده می‌شود، که ۱۰ عمل مهم را همراه با عملیات اضا

Abstract

The rapid advancement of Quantum-dot cellular automata (QCA) technology has moved on to the effective methods for testing these circuits due to its insufficient reliability. The growing demand for fault tolerance and testability attracts more research on it. This paper targets, a novel parity preserving testable adder (t-Adder) in QCA which tackles the internal fault within the gate efficiently resulting a testable circuit. The fault patterns of t-Adder gate under cell deposition defects are investigated. The most striking characteristic of this logic is that it is completely testable for single as well as multiple stuck-at faults using only three test vectors. Also, the functionality and the defect tolerance of the proposed t-Adder under the Path Fault Secure (PFS) scheme are studied which ensures more reliability. A comprehensive power dissipation analysis, as well as structural analysis of the testable logic gates, is performed which signifies the dominance of t-Adder in low power
امتیاز شما:
(No Ratings Yet)
Back To Top